Ведущий научно-исследовательский институт в области полупроводников imec представил свою последнюю технологическую дорожную карту, которая знаменует собой серьезный сдвиг в эволюции современных чипов. По данным TechNews, согласно дорожной карте, традиционное масштабирование транзисторов больше не будет единственным фактором, влияющим на плотность чипов, поскольку шаг поликремния (CPP) приближается к практическому пределу.
По прогнозам imec, к 2038 году полупроводниковые технологии перейдут на уровень A3 (0,3 нм). Однако после перехода на уровень A10 (~1 нм), который ожидается примерно в 2030 году, дальнейшее масштабирование кремниевых пластин столкнётся с фундаментальными ограничениями. По мнению TrendForce, это означает, что в будущем увеличение плотности чипов будет всё больше зависеть от уменьшения стандартной высоты ячеек, а также от новых архитектур устройств и передовых технологий интеграции.
Как отмечается в отчете, техпроцесс A14 появится в 2028 году, при этом проектная плотность кристалла составит около 45 нм, а стандартная высота ячейки — около 115 нм. Ожидается, что на этом этапе также будет представлен EUV-литография с высокой числовой апертурой. Однако при переходе от техпроцесса A10 к A5 проектная плотность кристалла останется на уровне примерно 42 нм, что говорит о том, что традиционное масштабирование транзисторов само по себе больше не будет обеспечивать значимый прирост плотности чипов.
На этом фоне издание Tom’s Hardware отмечает, что в дорожной карте imec A7 указан как вероятная отправная точка для перехода на кремний-на-транзисторах. Однако, поскольку в A7 используется тот же 42-нм техпроцесс, что и в A10, в отчете отмечается, что внедрение новой транзисторной архитектуры на этом техпроцессе остается под вопросом. Также отмечается, что imec, по всей видимости, считает необходимым условием для перехода на кремний-на-транзисторах наличие сетей подачи питания с обратной стороны (back-side power delivery networks, BSPDN).
Дорожная карта продолжает развиваться и после A7. По данным Tom’s Hardware, в поколении A5, выход которого ожидается в 2035–2036 годах, будет использоваться техпроцесс 42 нм, а высота стандартной ячейки составит около 64 нм. К 2038 году планируется выход на поколение A3 с техпроцессом 39 нм и высотой стандартной ячейки 50 нм. На этом этапе компания imec планирует перейти от последовательных к соединённым реализациям CFET, чтобы ещё больше повысить эффективность вертикальной интеграции. В отчете также говорится, что для достижения целей A3 может потребоваться гипер-нанолитография в экстремальном ультрафиолетовом диапазоне.
Economic Daily News также отмечает, что CFET, как ожидается, станет следующей основной транзисторной архитектурой после FinFET и GAA (gate-all-around), заменив традиционную схему «side-by-side » на транзисторы n-типа и p-типа с вертикальной компоновкой. В отчете также говорится, что TSMC продемонстрировала кольцевой генератор CFET, содержащий около 1000 транзисторов.